V předchozích dvou textech série „Úvod do jazyka VHDL“ jsme se seznámili se základy VHDL jazyka. Zejména jsme se zaměřili na vysvětlení 3 způsobů popisu v jazyce VHDL, skladby obecného modulu z bloků entity, architektury a případně komponenty. Uvedli jsme si pojmy signál, proměnná, operátory a atributy a vysvětlili jsme si datové typy v jazyce VHDL. V tomto textu se zaměříme na základní příkazy, konstrukce a ukázky kódu v jazyce VHDL; zejména podmínkové konstrukce, strukturální popis a mapování portů, simulace, ladění a výpisy do konzole. Dále si pak stručně vysvětlíme konverzní a převodní funkce pro konverze datových typů a v závěru se pak podíváme na smyčky a cykly. Kromě syntaxe jednotlivých příkazů si představíme i krátké ukázky jejich použití v rámci VHDL kódů.